Схема умножения на фиксированный многочлен на Verilog
Хочу реализовать быстрый умножитель на константный многочлен из книги. Вот схема По этой схеме я написал такой код на верилоге: module multiplier( input logic clk, input logic res…
Вопросы по тегу: system-verilog
- 0 ▲0 ответ.